HBM4E 详解： SK 海力士凭什么抢跑下一代内存
2026年6月18日，SK海力士正式宣布已向主要客户（以英伟达为主）交付12层堆叠 HBM4E 工程样品，这是目前已知业界最先进的 HBM4E 产品之一。从 JEDEC 发布 HBM4 标准规范（2025年4月）到工程样品落地，只用了一年出头，节奏远超预期。本文深入解析 HBM 家族的技术演进路径、HBM4E 的核心突破点，以及当前 SK 海力士、三星、美光三家的竞争态势。
HBM 是什么
HBM（High Bandwidth Memory，高带宽存储器） 是一种通过硅通孔（TSV，Through-Silicon Via） 将多层 DRAM 芯片垂直堆叠，并与 GPU 或 AI 加速器芯片通过硅中介层（Silicon Interposer） 高速连接的内存技术。
传统 DDR/GDDR 内存通过 PCB 走线与 CPU/GPU 通信，受限于 PCB 密度和信号完整性，带宽天花板较低。HBM 的核心思路是把内存"叠"在芯片旁边甚至上方，通过短距离高速 TSV 大幅缩短数据通路，从而实现远超 GDDR 的带宽。
HBM 的典型应用场景是AI 训练和推理加速器——BERT、Gemini 等大语言模型的训练需要 GPU 与内存之间持续搬运海量参数数据，带宽直接决定了训练效率。
HBM 家族演进
| 世代 | 发布时间 | 每堆栈带宽 | 堆叠层数 | 单堆栈容量 | 关键改进 |
|---|---|---|---|---|---|
| HBM1 | 2013 | 128 GB/s | 4层 | 4 GB | 首创 TSV 堆叠架构 |
| HBM2 | 2016 | 256 GB/s | 8层 | 8 GB | 带宽翻倍 |
| HBM2E | 2018 | 461 GB/s | 8层 | 16 GB | 速率提升至 2.4 Gbps |
| HBM3 | 2022 | 819 GB/s | 12层 | 24 GB | 6.4 Gbps 引脚速率 |
| HBM3E | 2024 | 1.2–1.6 TB/s | 12层 | 36 GB | 9.6 Gbps，引脚速率提升 |
| HBM4 | 2025.04 | 2.0 TB/s | 12/16/18层 | 48–64 GB | JEDEC 标准发布，2048-bit 宽接口 |
| HBM4E | 2026 上半年 | 3.6–4.0 TB/s | 12层 | 48 GB | 引脚速率 16 Gbps，能效+20% |
可以看到一个清晰规律：每一代 HBM 的引脚速率和带宽都有约 30%–40% 的提升，而层数和容量的增加则为带宽提升提供了物理基础。
JEDEC HBM4 标准：重要的分水岭
2025年4月16日，JEDEC 固态技术协会正式发布 HBM4 标准（JESD270-4），带来了几项根本性变化：
1. 接口宽度翻倍：2048-bit
HBM3 及之前世代均使用 1024-bit 宽接口。HBM4 将接口宽度提升至 2048-bit，这是有史以来最大幅度的单代接口宽度升级，直接将理论带宽推高至 2 TB/s（8 Gbps × 2048-bit）。
2. Base Die 从 DRAM 转向 Logic
在 HBM3E 及之前，堆叠底部的 Base Die（基础逻辑芯片，也称"逻辑底座"）采用与 DRAM 相同的制程工艺制造。从 HBM4 开始，Base Die 改为逻辑制程（Logic Process）——这意味着可以像设计普通芯片一样，在 Base Die 上集成更复杂的控制电路，甚至可以由客户（英伟达等）定制加入自己的 IP。
这一变化使得 HBM 正式成为"可定制"的芯片级产品，而非标准品。英伟达、AMD 等 AI 芯片厂商可以根据自己的 GPU 架构需求，在 Base Die 上做针对性优化。
3. 多层堆叠支持
HBM4 支持 4、8、12、18 层 DRAM 堆叠，密度支持 24 Gb 和 32 Gb 的单 Die，单堆栈最大容量可达 64 GB。
HBM4E： HBM4 的增强版
“HBM4E"并非 JEDEC 标准中的正式世代名称，而是行业对 HBM4 的增强版本（Enhanced） 的约定俗成叫法。SK 海力士、三星各自推出了自己的 HBM4E 实现。
SK 海力士 HBM4E（2026年6月）
根据 SK 海力士 2026年6月18日官方公告，其 HBM4E 核心参数如下：
| 参数 | 数值 | 相比 HBM4 |
|---|---|---|
| 引脚速率 | 16 Gbps | +100%（从 8 Gbps） |
| 单堆栈带宽 | 4.0 TB/s | +100%（从 2.0 TB/s） |
| 堆叠层数 | 12层 | — |
| 单堆栈容量 | 48 GB | — |
| 能效提升 | >20% | — |
| 热阻降低 | ~17% | — |
| 封装工艺 | Advanced MR-MUF | — |
最核心的突破是引脚速率从 8 Gbps 直接翻倍到 16 Gbps，这使得单堆栈带宽从 HBM4 的 2 TB/s 翻倍到 4 TB/s。
关于 Base Die 制程，多方报道确认 SK 海力士在 HBM4E 上采用了台积电 3nm 工艺生产 Logic Base Die（原计划用 5nm，应英伟达要求改为 3nm）。这使得 SK 海力士能够将 DRAM 堆叠部分（1cnm 第6代 DRAM）与逻辑控制部分（TSMC N3）分别使用最优工艺节点，实现整体性能最大化。
MR-MUF（Advanced Mass-Reflow Mold Underfill） 封装工艺也是 SK 海力士的独门技术——在 DRAM Die 堆叠的间隙中填充专用保护材料，增强结构强度并改善散热。Advanced MR-MUF 使热阻相比上代降低约 17%，这对 16 Gbps 高速运行产生的热量管理至关重要。
三星 HBM4E（2026年5月）
三星在 2026年5月29日宣布向客户送样 全球首款 12层 HBM4E。核心参数：
| 参数 | 数值 |
|---|---|
| 引脚速率 | 14–16 Gbps |
| 单堆栈带宽 | 最高 3.6 TB/s |
| 堆叠层数 | 12层 |
| 单堆栈容量 | 48 GB（较 HBM4 提升超 30%） |
三星还透露了 16层 HBM4E 的规划。三星的 HBM4E Base Die 据报道将采用台积电 2nm 制程（下一代工艺），这与 SK 海力士的 3nm 路线形成了差异竞争。
HBM4E 为何重要： AI 训练的需求
大语言模型（如 GPT-4o、Gemini、Llama）的训练过程本质上是海量矩阵运算的迭代循环，GPU 需要不断从内存读取权重参数、写入梯度数据。以 1750 亿参数的 GPT-3 为例，单次训练迭代需要约 300 TB 的内存带宽来搬运数据。
HBM4E 4 TB/s 的带宽意味着什么？一块配备 8 颗 HBM4E 堆栈的 AI 加速器（如英伟达 GB300）将拥有 约 32 TB/s 的总内存带宽——是上一代 HBM3E 系统的两倍以上。直观地说：
- 训练 GPT-3 级别模型：时间缩短 30%–50%
- 推理吞吐量：提升约 60%
- 单次问答的能耗：显著降低
这就是为什么英伟达、AMD、谷歌 TPU 都把 HBM 容量和带宽视为最核心的规格指标。
三大厂商竞争格局
| 厂商 | HBM4E 状态 | Base Die 代工厂 | 优势 |
|---|---|---|---|
| SK 海力士 | 已送样，2026 H2 量产预期 | 台积电 3nm | 最早量产，MR-MUF 散热领先 |
| 三星 | 已送样 12层，规划 16层 | 台积电 2nm（下一代） | 垂直整合，2nm 激进 |
| 美光 | 量产受阻，HBM4E 延至 2027 | 自产 + 台积电（转单） | 路线存变数 |
目前 SK 海力士 在 HBM 市场的份额约 70%，牢牢占据英伟达 HBM 的"第一供应商"地位。三星正在急起直追，美光则因产品设计问题面临延迟，2026年的 HBM 战场实际上是 SK 海力士与三星的双雄会。
总结
HBM4E 是 HBM 发展史上节奏最快的一代增强版本。SK 海力士在 2026年6月率先送样、宣布量产在即，带宽从 2 TB/s 直接翻倍到 4 TB/s，引脚速率达到 16 Gbps，配合台积电 3nm Logic Base Die 和 Advanced MR-MUF 封装工艺，使其成为当前 AI 内存领域的性能标杆。
对于 AI 基础设施而言，内存带宽就是算力的"血管”。HBM4E 的量产将直接决定下一代 AI 芯片（英伟达 GB300、AMD CDNA4 等）的性能上限。这场内存军备竞赛，才刚刚开始。
参考资料：JEDEC JESD270-4 标准文档（2025年4月）、SK 海力士官方新闻稿（2026年6月18日）、三星半导体新闻稿（2026年5月29日）。